4.8硬件描述语言

数字系统设计

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延迟

实现方式

使用assign #num (ab, bb, cb) = ~(a, b, c);
注意：相关联的输入之间会相互影响

电路描述与综合

电路层次

行为级（behavioral） -> 数据流级（dataflow） -> 门级（gate-level）
自动从数据流转换为行为级描述称为综合

锁存器和触发器

触发器和锁存器都使用非阻塞赋值，latch在高电平传值，trigger在clk上升沿传值。

锁存器Latch

latch在使用中要尽量避免

遗漏了default或是else，可能产生非预期的使用旧值，产生latch。

eg:

always@(a or b or c or sel)
begin
    case(sel)
    begin
    out = 1'bx;
    2'b00: out=a;
    2'b01: out=b;
    2'b10: out=c;
    endcase
//这里缺少defalut
end

Latch在FPGA中往往会占据很多资源。

D触发器

阻塞赋值与非阻塞赋值

eg:

always@(posedge clk)
begin
q1 <= in;
q2 <= q1;
q3 <= q2;
end
//需要3个clk来赋值
VS
always@(posedge clk)
begin
q1 = in;
q2 = q1;
q3 = q2;
end

阻塞赋值（<）

计算和赋值同时进行

非阻塞赋值（<=）

Guidline:

• 在一个always中如果要设计时序，使用 <=
• 在一个always中如果要设计组合电路，使用 =

优先级电路

避免使用优先级电路，如果每个分支的条件是互斥的，将得到更简单的电路。
eg:

if(i==b'0000)
//实际上增加了限定条件，使得输入互斥
VS
if(i0==b'0)

有限状态机

描述各组件

• 状态生成逻辑-组合电路
• 状态寄存电路-时序电路
• 输出生成逻辑-组合电路

重点

wire类型与reg类型

• wire只能用于assign中，在assign中输入默认为wire类型；
• always中，被赋值语句必须使用reg类型。