Verilog:(1) 上升沿 和 下降沿

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Verilog:(1) 上升沿 和 下降沿

数字电路中,把电压的高低用逻辑电平来表示。逻辑电平包括高电平和低电平这两种。不同的元器件形成的数字电路，电压对应的逻辑电平也不同。在TTL门电路中，把大于3.5伏的电压规定为逻辑高电平，用数字1表示；把电压小于0.3伏的电压规定为逻辑低电平，用数字0表示。
数字电平从0变为1 的那一瞬间叫作上升沿在Verilog等语言中，用posedge表述
从1到0的那一瞬间(时刻)叫作下降沿 在Verilog等类似语言中， 用negedge表达
上升沿触发是当信号有上升沿时的开关动作，当电位由低变高而触发输出变化的就叫上升沿触发。也就是当测到的信号电位是从低到高也就是上升时就触发，叫做上升沿触发。
附:
信号上升沿如果不考虑传输过程中出现变化的话，应该取决于信号产生电路。当然如果是输入数字信号处理后输出（运放算一种情况）数字信号的情况下，输入数字信号应该满足此电路要求（上升沿、下降沿、‘1’时电平电压，‘0’时电平电压，电路最高工作频率等），但输入信号处理后的输出数字信号的特点和前级就没有关系了，此时取决于此数字信号处理电路的输出特性了。